Код:
LOOP: LOAD R1, [R0]
DEC R0
JNZ LOOP
Коротко — тут последовательное чтение по убывающим адресам с циклической зависимостью по R0; производительность ограничивают несколько аппаратных факторов.
1) Выравнивание (alignment)
- Если адреса не кратны размеру доступа, отдельные LOAD могут пересекать границы кэш-линий или слов: это даёт дополнительные обращения. Типичная кэш-линия $(L=64\text{байт})$ — переход через границу может превратить 1 доступ в 2.
- На некоторых ISA незырванные (unaligned) доступы либо медленнее, либо запрещены (требуют эмуляции).
Влияние: увеличение средней задержки доступа, рост трафика памяти. Митигирование: выровнять стартовый указатель по размеру элемента или по $(L)$, использовать доступы по элементам той же ширины, что и архитектурная память.
2) Кэш-пропущенные чтения/записи (cache misses / write-allocate)
- Если данные не в L1 — попадание в L2/L3/DRAM даёт большую задержку: типичные порядки: $\text{L1}\sim 4\text{цикла},\text{L2}\sim 12,\text{L3}\sim 30-50,\text{DRAM}\sim 100-300$.
- Для записей политика write-allocate может при первом записывающем пропуске инициировать чтение кэш-линии (добавочный трафик). (В приведённом коде — только LOAD, но если были STORE — важно.)
Влияние: при промахах итерации просто простаивают на латентность памяти; средняя пропускная способность ограничена частотой промахов. Митигирование: предвыборка (software HW prefetch), распараллеливание/распаковка, выравнивание, использование non-temporal stores для больших стримов записи.
3) Предвычисление адресов / AGU (address generation) и зависимость по R0
- В коде адрес следующей итерации зависит от DEC R0 (loop-carried dependency). Это препятствует независимой подготовке адресов для следующих итераций: нельзя легко вычислить адрес следующего LOAD до завершения DEC. На OOO‑CPU это ограничивает ILP и скрытие латентности памяти.
- Многие архитектуры имеют адресные режимы с пост‑/pre‑decrement (например LOAD R1, [R0--]) или автоинкремент, которые объединяют LOAD и декремент в одну микрокоманду/микрооперацию и снимают зависимость.
Влияние: без такого режима throughput часто ограничен цепочечной латентностью: время одной итерации приближённо $T\approx T_{load\_latency}$. Митигирование: использовать авто‑decrement addressing, распаковать цикл (unroll) и вычислять несколько адресов заранее, применять software prefetch.
4) Предсказание ветвлений / цикл как обратный переход
- JNZ на коротком цикле — обычно аппарат предсказывает «taken» для назадшых ветвей, но на конце цикла будет одно промах‑предсказание. Мисс-предсказание стоит десятки циклов (зависит от CPU). Некоторые процессоры имеют специальный hardware loop buffer с нулевой стоимостью ветви.
Влияние: цикл может иметь небольшой постоянный штраф на завершение; но если тело очень короткое, штраф за ветвление и декремент может доминировать над полезной работой. Митигирование: hardware loops, loop unrolling, заменить ветвление условной инструкцией или использовать предопределённые счетчики.
5) Инструкционный кэш и выравнивание кода
- Если тело цикла не помещается в одну линию I-cache или выровнено плохо, выборка инструкций может требовать больше циклов/трафика. Небольшой цикл выгодно держать упакованным в одну линию.
Влияние: дополнительные задержки на выборку инструкций. Митигирование: упаковать цикл, оптимизировать компоновку.
6) Аппаратные префетчеры и потоковый доступ
- Паттерн «последовательно убывающие адреса со stride = 1» легко детектируется префетчером; он может загружать будущие линии в L1/L2 и свести промахи к минимуму. Но префетчер работает с шагом, кратным ширине слова/линии; при сложных смещениях/неравномерных шагах эффективность падает.
Влияние: при удачном префетчинге память перестаёт быть узким местом, и лимитом становится инструкция/AGU/branch. Митигирование: обеспечить предсказуемый стрим (последовательный доступ), при необходимости вставлять PREFETCH инструкции.
Итог — как это отражается на производительности (упрощённо):
- Если данные в L1 и доступы выровнены, предел — пропускная способность инструкции/AGU и ветвления; время итерации порядка нескольких тактов, возможно $T\sim 1-4$ циклов.
- Если есть промахи в L2/L3/DRAM или незырванные пересечения линий — латентность растёт до десятков/сотен циклов: $T\approx$ латентность уровня памяти, и throughput резко падает.
- Цепочечная зависимость по R0 ограничивает скрытие латентности; устранить это можно авто‑декрементом, развёртыванием цикла или предвычислением адресов.
Рекомендации кратко: выровнять данные, использовать авто‑decrement addressing или объединить инструкции, распаковать цикл (unroll), применять prefetch и минимизировать ветвления (hardware loop / conditional move).